Verificación de un SAR ADC con UVM en un entorno DMS
[ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por Analog Devices. La memoria se centra en la verificación digital con UVM del bloq...
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| Tipo de recurso: | tesis de maestría |
| Fecha de publicación: | 2022 |
| País: | España |
| Institución: | Universitat Politècnica de València (UPV) |
| Repositorio: | RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia |
| Idioma: | español |
| OAI Identifier: | oai:riunet.upv.es:10251/181909 |
| Acceso en línea: | https://riunet.upv.es/handle/10251/181909 |
| Access Level: | acceso abierto |
| Palabra clave: | Verificación Universal Verification Methodology Systemverilog Microelectrónica UVM DMS Verification TECNOLOGIA ELECTRONICA Máster Universitario en Ingeniería de Sistemas Electrónicos-Màster Universitari en Enginyeria de Sistemes Electrònics |
| Sumario: | [ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por Analog Devices. La memoria se centra en la verificación digital con UVM del bloque, por lo que se muestran contenidos tales como: - Estructura y funcionalidad del SAR ADC - La metodología de verificación UVM - La estrategia/plan de verificación - Verificación del bloque Pero al tratarse de una verificación a nivel de bloque con modelos DMS, la tesis también contiene información sobre: - El entorno a nivel de bloque montado para verificar el ADC - Modelos DMS |
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