Desarrollo de un generador de patrones y analizador lógico basado en FPGA

[ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su correcto funcionamiento en cualquier situación y modo de trabajo. El objetivo d...

Descripción completa

Detalles Bibliográficos
Autor: Compadre Ochando, Juan
Tipo de recurso: tesis de maestría
Fecha de publicación:2019
País:España
Institución:Universitat Politècnica de València (UPV)
Repositorio:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
Idioma:español
OAI Identifier:oai:riunet.upv.es:10251/127833
Acceso en línea:https://riunet.upv.es/handle/10251/127833
Access Level:acceso abierto
Palabra clave:Generador de patrones
FPGA
Xilinx
Zynq
Evaluación
Python
Pattern generator
Evaluation
TECNOLOGIA ELECTRONICA
Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació
id ES_d3c9ee45dbf2ec6d68c38fc3230b8699
oai_identifier_str oai:riunet.upv.es:10251/127833
network_acronym_str ES
network_name_str España
repository_id_str
spelling Desarrollo de un generador de patrones y analizador lógico basado en FPGACompadre Ochando, JuanGenerador de patronesFPGAXilinxZynqEvaluaciónPythonPattern generatorEvaluationTECNOLOGIA ELECTRONICAMáster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació[ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su correcto funcionamiento en cualquier situación y modo de trabajo. El objetivo de este TFM es implementar un generador de patrones utilizando una FPGA que también sea capaz de capturar las salidas del chip. El uso de la FPGA permite tener un control total sobre qué señales se envían y reciben a través de sus pines, dónde se sitúan los flancos y, además, permite trabajar a una frecuencia superior a varias soluciones actuales. En este proyecto, los patrones serán generados a nivel de bit mediante scripts en Python en un PC y se cargarán a la FPGA a través de un puerto USB. La tarea de la FPGA será enviar estos patrones y recibir las señales del chip a evaluar.[EN] In the evaluation of different chips it is necessary to generate patterns in their input signals and check that the output signals are correct. These patterns must cover all the possibilities of the chip to ensure its correct performance in any situation and working mode. The objective of this TFM is to implement a pattern generator using an FPGA that is also capable of capturing the outputs of the chip. The use of the FPGA allows total control over which signals are sent and received through their pins, where the edges are located and, in addition, allows to work at a higher frequency than several current solutions. In this project, the patterns will be generated at bit level using Python scripts on a PC and will be uploaded to the FPGA through a USB port. The task of the FPGA will be to send these patterns and receive signals from the chip to be evaluated.Universitat Politècnica de ValènciaGadea Gironés, RafaelMonzó Ferrer, José MaríaMartínez Lerín, DavidDepartamento de Ingeniería ElectrónicaEscuela Técnica Superior de Ingeniería de TelecomunicaciónInstituto de Instrumentación para Imagen MolecularRepositorio Institucional de la Universitat Politècnica de València Riunet20192019-10-0920192019-09-18master thesishttp://purl.org/coar/resource_type/c_bdccinfo:eu-repo/semantics/masterThesisapplication/pdfhttps://riunet.upv.es/handle/10251/127833reponame:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valénciainstname:Universitat Politècnica de València (UPV)Españolspaopen accesshttp://purl.org/coar/access_right/c_abf2Reserva de todos los derechoshttp://rightsstatements.org/vocab/InC/1.0/info:eu-repo/semantics/openAccessoai:riunet.upv.es:10251/1278332026-06-13T07:49:27Z
dc.title.none.fl_str_mv Desarrollo de un generador de patrones y analizador lógico basado en FPGA
title Desarrollo de un generador de patrones y analizador lógico basado en FPGA
spellingShingle Desarrollo de un generador de patrones y analizador lógico basado en FPGA
Compadre Ochando, Juan
Generador de patrones
FPGA
Xilinx
Zynq
Evaluación
Python
Pattern generator
Evaluation
TECNOLOGIA ELECTRONICA
Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació
title_short Desarrollo de un generador de patrones y analizador lógico basado en FPGA
title_full Desarrollo de un generador de patrones y analizador lógico basado en FPGA
title_fullStr Desarrollo de un generador de patrones y analizador lógico basado en FPGA
title_full_unstemmed Desarrollo de un generador de patrones y analizador lógico basado en FPGA
title_sort Desarrollo de un generador de patrones y analizador lógico basado en FPGA
dc.creator.none.fl_str_mv Compadre Ochando, Juan
author Compadre Ochando, Juan
author_facet Compadre Ochando, Juan
author_role author
dc.contributor.none.fl_str_mv Gadea Gironés, Rafael
Monzó Ferrer, José María
Martínez Lerín, David
Departamento de Ingeniería Electrónica
Escuela Técnica Superior de Ingeniería de Telecomunicación
Instituto de Instrumentación para Imagen Molecular
Repositorio Institucional de la Universitat Politècnica de València Riunet
dc.subject.none.fl_str_mv Generador de patrones
FPGA
Xilinx
Zynq
Evaluación
Python
Pattern generator
Evaluation
TECNOLOGIA ELECTRONICA
Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació
topic Generador de patrones
FPGA
Xilinx
Zynq
Evaluación
Python
Pattern generator
Evaluation
TECNOLOGIA ELECTRONICA
Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació
description [ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su correcto funcionamiento en cualquier situación y modo de trabajo. El objetivo de este TFM es implementar un generador de patrones utilizando una FPGA que también sea capaz de capturar las salidas del chip. El uso de la FPGA permite tener un control total sobre qué señales se envían y reciben a través de sus pines, dónde se sitúan los flancos y, además, permite trabajar a una frecuencia superior a varias soluciones actuales. En este proyecto, los patrones serán generados a nivel de bit mediante scripts en Python en un PC y se cargarán a la FPGA a través de un puerto USB. La tarea de la FPGA será enviar estos patrones y recibir las señales del chip a evaluar.
publishDate 2019
dc.date.none.fl_str_mv 2019
2019-10-09
2019
2019-09-18
dc.type.none.fl_str_mv master thesis
http://purl.org/coar/resource_type/c_bdcc
dc.type.openaire.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
dc.identifier.none.fl_str_mv https://riunet.upv.es/handle/10251/127833
url https://riunet.upv.es/handle/10251/127833
dc.language.none.fl_str_mv Español
spa
language_invalid_str_mv Español
language spa
dc.rights.none.fl_str_mv open access
http://purl.org/coar/access_right/c_abf2
Reserva de todos los derechos
http://rightsstatements.org/vocab/InC/1.0/
dc.rights.openaire.fl_str_mv info:eu-repo/semantics/openAccess
rights_invalid_str_mv open access
http://purl.org/coar/access_right/c_abf2
Reserva de todos los derechos
http://rightsstatements.org/vocab/InC/1.0/
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.publisher.none.fl_str_mv Universitat Politècnica de València
publisher.none.fl_str_mv Universitat Politècnica de València
dc.source.none.fl_str_mv reponame:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
instname:Universitat Politècnica de València (UPV)
instname_str Universitat Politècnica de València (UPV)
reponame_str RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
collection RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
repository.name.fl_str_mv
repository.mail.fl_str_mv
_version_ 1869420490132553728
score 15.301603

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