Desarrollo de un generador de patrones y analizador lógico basado en FPGA
[ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su correcto funcionamiento en cualquier situación y modo de trabajo. El objetivo d...
| Autor: | |
|---|---|
| Tipo de recurso: | tesis de maestría |
| Fecha de publicación: | 2019 |
| País: | España |
| Institución: | Universitat Politècnica de València (UPV) |
| Repositorio: | RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia |
| Idioma: | español |
| OAI Identifier: | oai:riunet.upv.es:10251/127833 |
| Acceso en línea: | https://riunet.upv.es/handle/10251/127833 |
| Access Level: | acceso abierto |
| Palabra clave: | Generador de patrones FPGA Xilinx Zynq Evaluación Python Pattern generator Evaluation TECNOLOGIA ELECTRONICA Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació |
| Sumario: | [ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su correcto funcionamiento en cualquier situación y modo de trabajo. El objetivo de este TFM es implementar un generador de patrones utilizando una FPGA que también sea capaz de capturar las salidas del chip. El uso de la FPGA permite tener un control total sobre qué señales se envían y reciben a través de sus pines, dónde se sitúan los flancos y, además, permite trabajar a una frecuencia superior a varias soluciones actuales. En este proyecto, los patrones serán generados a nivel de bit mediante scripts en Python en un PC y se cargarán a la FPGA a través de un puerto USB. La tarea de la FPGA será enviar estos patrones y recibir las señales del chip a evaluar. |
|---|