Diseño y verificación de una red neuronal recurrente de tipo GRU y su integración en un analizador de impedancias
[ES] Los analizadores de impedancias requieren en la actualidad la posibilidad de incorporar inteligencia artificial que permita clasificar las medidas realizadas. El analizador de impedancias que se dispone está basado en un dispositivo programable Zynq 7020 del fabricante AMD Xilinx. Tiene unos re...
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| Tipo de recurso: | tesis de maestría |
| Fecha de publicación: | 2025 |
| País: | España |
| Institución: | Universitat Politècnica de València (UPV) |
| Repositorio: | RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia |
| Idioma: | español |
| OAI Identifier: | oai:riunet.upv.es:10251/220364 |
| Acceso en línea: | https://riunet.upv.es/handle/10251/220364 |
| Access Level: | acceso abierto |
| Palabra clave: | Analizadores de impedancia Questasim High-Level Synthesis (HLS) Redes Neuronales Recurrentes (RNN) Redes neuronales convolucionales (CNN) Perceptrones multicapa (MLPs) FPGA Xilinx ZYNQ XCZ020 Gated Recurrent Unit (GRU) Hardware Description Language (HDL) Máster Universitario en Ingeniería de Sistemas Electrónicos-Màster Universitari en Enginyeria de Sistemes Electrònics |
| Sumario: | [ES] Los analizadores de impedancias requieren en la actualidad la posibilidad de incorporar inteligencia artificial que permita clasificar las medidas realizadas. El analizador de impedancias que se dispone está basado en un dispositivo programable Zynq 7020 del fabricante AMD Xilinx. Tiene unos recursos disponibles limitados y el objeto de este diseño debe compartir dichos recursos con todo el sistema de generación y adquisición de señales y una red neuronal de tipo perceptrón multicapa. La metodología de diseño y verificación estará basado en el uso de Vitis HLS Las tareas a realizar son: Diseño con HLS de la GRU cell, con dos entradas y 16 neuronas ocultas Verificación con un banco de pruebas en c++ del correcto funcionamiento mediante emulación Coveriicación con c++ y HDL del diseño realizado. Uso de Questasim Implementación de la IP, incorporación en el proyecto VIVADO del analizador de impedancias y verificación posterior del funcionamiento en el linux embebido (Ubuntu 22.04) disponible en la redpitaya. Optimización del diseño para poder conseguir un barrido de frecuencias de 40 Hz a 1 MHz en tiempos de latencias menores de 5 segundos. En ese tiempo de proceso el analizador de impedancias debe de incorporar los diferentes sistemas preexistentes y la nueva red GRU que es objeto de este TFM. Integración de todo el sistema Verificación de todo el instrumento con "AI at the edge" |
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