A 5 Gbps Line Driver in 65 nm CMOS Technology for chip-to-chip serial data communication
Avui dia, la velocitat de transmissió de dades s'ha convertit en un factor clau en les telecomunicacions. Amb el creixement de la Intel·ligència Artificial, cal desenvolupar sistemes de computació d'alt rendiment capaços de gestionar grans fluxos de dades amb un consum d'energia mínim...
| Autor: | |
|---|---|
| Formato: | tesis de maestría |
| Fecha de publicación: | 2025 |
| País: | España |
| Recursos: | Universitat Politècnica de Catalunya (UPC) |
| Repositorio: | UPCommons. Portal del coneixement obert de la UPC |
| Idioma: | inglés |
| OAI Identifier: | oai:upcommons.upc.edu:2117/457217 |
| Acesso em linha: | https://hdl.handle.net/2117/457217 |
| Access Level: | acceso abierto |
| Palavra-chave: | Analog CMOS integrated circuits Very high speed integrated circuits IC Transmitter Driver SerDes CMOS 65nm LVDS CML High-Speed Serial Link Circuits integrats analògics CMOS Circuits integrats d'alta velocitat Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats |
| Resumo: | Avui dia, la velocitat de transmissió de dades s'ha convertit en un factor clau en les telecomunicacions. Amb el creixement de la Intel·ligència Artificial, cal desenvolupar sistemes de computació d'alt rendiment capaços de gestionar grans fluxos de dades amb un consum d'energia mínim. Un bloc crític que determina aquesta velocitat, i que sovint actua com a coll d'ampolla, és el driver de transmissió. En aquesta tesi, s'han estudiat diferents topologies de drivers de transmissió i s'ha dissenyat un driver Push-Pull Current Mode Logic (PPCML) per funcionar a 5 GHz i una tensió d'alimentació d'1.2 V, complint els requisits de l'estàndard PCI Express 2.0. Finalment, s'ha implementat el layout i verificat el disseny, que mostra un swing de sortida de 821.8 mVpp, un jitter de 15.17 ps, una obertura del diagrama d'ull de 174.8 ps i un consum d'energia total de 19.55 mW. |
|---|