Metodología de síntesis para uso de bloques DSP con HDL sobre FPGAS
En el presente trabajo se propone una metodología para sintetizar código en HDL de tal manera que se haga uso de los bloques DSP48E que aparecen en la familia de FPGAs Virtex 5 de Xilinx. Para conseguirlo se modifica el código HDL original para que la herramienta de síntesis sea capaz de reconocer l...
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| Tipo de recurso: | tesis de maestría |
| Fecha de publicación: | 2011 |
| País: | España |
| Institución: | Universidad Complutense de Madrid (UCM) |
| Repositorio: | Docta Complutense |
| Idioma: | español |
| OAI Identifier: | oai:docta.ucm.es:20.500.14352/46360 |
| Acceso en línea: | https://hdl.handle.net/20.500.14352/46360 |
| Access Level: | acceso abierto |
| Palabra clave: | 004.436.2(043.3) 004.312(043.3) 621.39(043.3) FPGAs Compilación Hardware DSPs Lenguaje de Descripción Hardware (HDL) Síntesis de Alto Nivel. FPGAs Hardware Compilation Hardware Description Language (HDL) High Level Synthesis. Hardware Sistemas expertos |
| Sumario: | En el presente trabajo se propone una metodología para sintetizar código en HDL de tal manera que se haga uso de los bloques DSP48E que aparecen en la familia de FPGAs Virtex 5 de Xilinx. Para conseguirlo se modifica el código HDL original para que la herramienta de síntesis sea capaz de reconocer la parte del código que debe implementarse en los DSPs. En primer lugar se ha intentado conseguir el objetivo empleando construcciones de código HDL con las que XST, herramienta de síntesis de Xilinx, infiere los DSPs. Ante la imposibilidad de obtener ciertas configuraciones específicas para los DSPs se plantea la posibilidad de utilizar la plantilla de macro específica DSP48E, que permite instanciar directamente dichos bloques. Para ello es necesaria una metodología que permite sustituir las operaciones aritmeticológicas más comunes por sus equivalentes mapeadas en un bloque DSP48E. En dicha metodología se proponen transformaciones de código que mantienen la funcionalidad original del diseño y limitan el uso de bloques DSP48E. Los resultados experimentales muestran que los diseños obtenidos con XST al aplicar la metodología utilizan un número de DSPs inferior que el obtenido infiriendo automáticamente los DSP con XST, consiguiéndose además una disminución del área y un aumento de la frecuencia del diseño. [ABSTRACT] This work proposes a methodology to synthesize HDL code in such a way that makes use of the DSP48E blocks presented in the Xilinx Virtex 5 FPGA family. The original HDL code is modified in order to achieve that the synthesis tool is able to recognize the code that must be implemented in the DSP blocks. First we have tried to achieve the objective using HDL code constructs that would infer DSP blocks, directly with the Xilinx Synthesis Tool (XST) . Since it is unable to obtain certain specific settings for the DSP, raises the possibility of using the DSP48E specific macro template, which allows directly instantiate these blocks. This requires a methodology to replace the most common arithmetic operations to the equivalents in the DSP48. In the methodology proposed the code transformations done maintain the original functionality of the design and limit the use of DSP48E blocks. Experimental results show that the designs obtained by applying the methodology within XST use a lower number of DSPs that those obtained automatically by XST. Moreover, in these designs there is a decrease in the area and an increase in the frequency. |
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