Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis

The verification of analog circuits at advanced technology nodes poses significant challenges due to Process, Voltage, and Temperature (PVT) variations, LayoutDependent Effects (LDEs), and parasitics. Traditional manual verification is timeconsuming, error-prone, and often insufficient for robust pe...

Descripción completa

Detalles Bibliográficos
Autor: Pastor Amat, Mireia
Tipo de recurso: tesis de maestría
Fecha de publicación:2025
País:España
Institución:Universitat Politècnica de Catalunya (UPC)
Repositorio:UPCommons. Portal del coneixement obert de la UPC
Idioma:inglés
OAI Identifier:oai:upcommons.upc.edu:2117/452523
Acceso en línea:https://hdl.handle.net/2117/452523
Access Level:acceso abierto
Palabra clave:Analog integrated circuits
Integrated circuits--Verification
Electronic circuit design
Analog design
FinFETs
Automation
Verification
PVT corners
Circuits integrats analògics
Circuits integrats--Verificació
Circuits electrònics--Disseny i construcció
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
id ES_bff8ca859f65e6dcf5dbd64c69dbe4ee
oai_identifier_str oai:upcommons.upc.edu:2117/452523
network_acronym_str ES
network_name_str España
repository_id_str
dc.title.none.fl_str_mv Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
Towards Automated Analog Design Verification: A Case Study on the Design, Layout and Automated Verification of an op-amp in a 12nm FinFET technology using Script-Based, EDA Tool-Agnostic PVT Analysis
title Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
spellingShingle Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
Pastor Amat, Mireia
Analog integrated circuits
Integrated circuits--Verification
Electronic circuit design
Analog design
FinFETs
Automation
Verification
PVT corners
Circuits integrats analògics
Circuits integrats--Verificació
Circuits electrònics--Disseny i construcció
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
title_short Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
title_full Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
title_fullStr Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
title_full_unstemmed Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
title_sort Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysis
dc.creator.none.fl_str_mv Pastor Amat, Mireia
author Pastor Amat, Mireia
author_facet Pastor Amat, Mireia
author_role author
dc.contributor.none.fl_str_mv Gascon Fora, David
Guerra Gómez, Ivick
dc.subject.none.fl_str_mv Analog integrated circuits
Integrated circuits--Verification
Electronic circuit design
Analog design
FinFETs
Automation
Verification
PVT corners
Circuits integrats analògics
Circuits integrats--Verificació
Circuits electrònics--Disseny i construcció
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
topic Analog integrated circuits
Integrated circuits--Verification
Electronic circuit design
Analog design
FinFETs
Automation
Verification
PVT corners
Circuits integrats analògics
Circuits integrats--Verificació
Circuits electrònics--Disseny i construcció
Àrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integrats
description The verification of analog circuits at advanced technology nodes poses significant challenges due to Process, Voltage, and Temperature (PVT) variations, LayoutDependent Effects (LDEs), and parasitics. Traditional manual verification is timeconsuming, error-prone, and often insufficient for robust performance assessment. This thesis presents a script-based, Electronic Design Automation (EDA) toolagnostic framework for automated PVT verification of analog circuits, demonstrated on a two-stage operational amplifier implemented in 12 nm FinFET technology. The amplifier was designed and laid out to meet its basic specifications, serving as a practical learning vehicle rather than an optimized tape-out-ready design. The framework integrates post-layout parasitic extraction, deterministic corner sweeps, and automated performance reporting, while allowing design specifications to be provided as script inputs for flexible and repeatable checks. The results highlight the impact of parasitics and layout-induced variations, while offering a flexible foundation for further automation and adaptation to other analog designs. This work contributes a practical, modular approach to improving analog verification efficiency, accuracy, and reproducibility in modern nanometer-scale technologies.
publishDate 2025
dc.date.none.fl_str_mv 2025
2025-09-09
2026
2026-02-03
dc.type.none.fl_str_mv master thesis
http://purl.org/coar/resource_type/c_bdcc
NA
http://purl.org/coar/version/c_be7fb7dd8ff6fe43
dc.type.openaire.fl_str_mv info:eu-repo/semantics/masterThesis
format masterThesis
dc.identifier.none.fl_str_mv https://hdl.handle.net/2117/452523
url https://hdl.handle.net/2117/452523
dc.language.none.fl_str_mv Inglés
eng
language_invalid_str_mv Inglés
language eng
dc.rights.none.fl_str_mv open access
http://purl.org/coar/access_right/c_abf2
dc.rights.openaire.fl_str_mv info:eu-repo/semantics/openAccess
rights_invalid_str_mv open access
http://purl.org/coar/access_right/c_abf2
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
dc.publisher.none.fl_str_mv Universitat Politècnica de Catalunya
publisher.none.fl_str_mv Universitat Politècnica de Catalunya
dc.source.none.fl_str_mv reponame:UPCommons. Portal del coneixement obert de la UPC
instname:Universitat Politècnica de Catalunya (UPC)
instname_str Universitat Politècnica de Catalunya (UPC)
reponame_str UPCommons. Portal del coneixement obert de la UPC
collection UPCommons. Portal del coneixement obert de la UPC
repository.name.fl_str_mv
repository.mail.fl_str_mv
_version_ 1869418437467439104
spelling Towards automated analog design verification: a case study on the design, layout and automated verification of an op-amp in a 12nm FinFET technology using script-based, EDA tool-agnostic PVT analysisTowards Automated Analog Design Verification: A Case Study on the Design, Layout and Automated Verification of an op-amp in a 12nm FinFET technology using Script-Based, EDA Tool-Agnostic PVT AnalysisPastor Amat, MireiaAnalog integrated circuitsIntegrated circuits--VerificationElectronic circuit designAnalog designFinFETsAutomationVerificationPVT cornersCircuits integrats analògicsCircuits integrats--VerificacióCircuits electrònics--Disseny i construccióÀrees temàtiques de la UPC::Enginyeria electrònica::Microelectrònica::Circuits integratsThe verification of analog circuits at advanced technology nodes poses significant challenges due to Process, Voltage, and Temperature (PVT) variations, LayoutDependent Effects (LDEs), and parasitics. Traditional manual verification is timeconsuming, error-prone, and often insufficient for robust performance assessment. This thesis presents a script-based, Electronic Design Automation (EDA) toolagnostic framework for automated PVT verification of analog circuits, demonstrated on a two-stage operational amplifier implemented in 12 nm FinFET technology. The amplifier was designed and laid out to meet its basic specifications, serving as a practical learning vehicle rather than an optimized tape-out-ready design. The framework integrates post-layout parasitic extraction, deterministic corner sweeps, and automated performance reporting, while allowing design specifications to be provided as script inputs for flexible and repeatable checks. The results highlight the impact of parasitics and layout-induced variations, while offering a flexible foundation for further automation and adaptation to other analog designs. This work contributes a practical, modular approach to improving analog verification efficiency, accuracy, and reproducibility in modern nanometer-scale technologies.La verificació de circuits analògics en nodes tecnològics avançats presenta reptes importants degut a les variacions de Procés, Tesió i Temperatura (PVT), així com als Efectes Depenents del Layout (LDEs) i als parasitismes. La verificació manual és costosa i propensa a errors, especialment quan es vol garantir un rendiment robust. Aquesta tesi proposa un entorn automatitzat basat en scripts i agnòstic a l’eina de Disseny Electrònic Automatitzat (EDA) per a la verificació PVT de circuits analògics, aplicat a un amplificador operacional de dues etapes en tecnologia FinFET de 12nm. El disseny i el layout de l’amplificador van servir com a eina pràctica d’aprenentatge per assegurar que es complissin les especificacions bàsiques, més que com un disseny optimitzat per a fabricació. L’entorn integra l’extracció de parasitismes post-layout, barrats deterministes de condicions PVT i informes automàtics de rendiment, permetent al mateix temps que les especificacions de disseny es proporcionin com a entrades d’un script per comprovacions flexibles i repetibles. Els resultats mostren l’impacte dels parasitismes i de les variacions induïdes pel layout, alhora que ofereixen una base flexible per a futures automatitzacions i per adaptar el flux a altres dissenys analògics.La verificación de circuitos analógicos en nodos tecnológicos avanzados presenta desafíos importantes debido a variaciones de Proceso, Tensión y Temperatura (PVT), Efectos Dependientes del Layout (LDEs) y parasitismos. La verificación manual tradicional es lenta, propensa a errores y a menudo insuficiente para una evaluación robusta del desempeño. Esta tesis presenta un entorno automatizado basado en scripts y agnóstico a herramientas de Diseño Electrónico Automatizado (EDA) para la verificación PVT de circuitos analógicos, demostrado en un amplificador operacional de dos etapas implementado en tecnología FinFET de 12nm. El amplificador fue diseñado y dispuesto en layout para cumplir con sus especificaciones básicas, sirviendo como herramienta de aprendizaje práctico más que como un diseño optimizado listo para fabricación. El entorno integra extracción de parasitismos post-layout, barridos deterministas de esquinas PVT y generación automática de reportes de rendimiento, permitiendo al mismo tiempo que las especificaciones de diseño se proporcionen como entradas de script para una verificación flexible y repetible. Los resultados destacan el impacto de los parasitismos y las variaciones inducidas por el layout, al tiempo que ofrecen una base flexible para futuras automatizaciones y adaptación a otros diseños analógicos. Este trabajo contribuye con un enfoque práctico y modular para mejorar la eficiencia, precisión y reproducibilidad de la verificación analógica en tecnologías nanométricas modernas.Universitat Politècnica de CatalunyaGascon Fora, DavidGuerra Gómez, Ivick20252025-09-0920262026-02-03master thesishttp://purl.org/coar/resource_type/c_bdccNAhttp://purl.org/coar/version/c_be7fb7dd8ff6fe43info:eu-repo/semantics/masterThesisapplication/pdfhttps://hdl.handle.net/2117/452523reponame:UPCommons. Portal del coneixement obert de la UPCinstname:Universitat Politècnica de Catalunya (UPC)Inglésengopen accesshttp://purl.org/coar/access_right/c_abf2info:eu-repo/semantics/openAccessoai:upcommons.upc.edu:2117/4525232026-05-27T15:37:01Z
score 15,81155

Similares en LA Referencia