Establecimiento y medida de figuras de seguridad criptográfica en función de la potencia
Los ataques de canal lateral se utlizan para revelar datos secretos de dispositvos criptográfcos mediante la extracción de información fsica como el tempo de cómputo, el consumo de energía (potencia) o la radiación electromagnétca, entre otros. Los ataques por análisis de potencia diferencial suelen...
| Autor: | |
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| Tipo de recurso: | tesis de maestría |
| Estado: | Versión publicada |
| Fecha de publicación: | 2021 |
| País: | España |
| Institución: | Universidad de Sevilla (US) |
| Repositorio: | idUS. Depósito de Investigación de la Universidad de Sevilla |
| OAI Identifier: | oai:idus.us.es:11441/133433 |
| Acceso en línea: | https://hdl.handle.net/11441/133433 |
| Access Level: | acceso abierto |
| Palabra clave: | DPA Side channel atacks dispositvos criptográfcos estlos lógicos DPL SABL CRSABL DyCML WDDL seguridad potencia retraso Dual-rail with Precharge Logic (DPL) Diferental Power Analysis DPA safety delay cryptographic circuits |
| Sumario: | Los ataques de canal lateral se utlizan para revelar datos secretos de dispositvos criptográfcos mediante la extracción de información fsica como el tempo de cómputo, el consumo de energía (potencia) o la radiación electromagnétca, entre otros. Los ataques por análisis de potencia diferencial suelen ser efectvos porque existe una correlación entre el consumo de potencia y el dato procesado, razón por la cual en los últmos años se han propuesto varias contramedidas a nivel de arquitectura, algoritmo y hardware para prevenir este tpo de ataques, no obstante a veces aparecen vulnerabilidades de canal lateral en implementaciones hardware donde el consumo de energía resulta dependiente de la lógica involucrada. Frente a la necesidad de cifrar la información para que sea ilegible para terceros en el actual escenario mundial donde la ciberseguridad es vital para un sin fn de procesos y sistemas, y donde cada vez hacemos un mayor uso de dispositvos portables que cuentan con recursos limitados, se hace necesario investgar sobre nuevos mecanismos, algoritmos, circuitos y técnicas que permitan desarrollar implementaciones más seguras a la vez que ofrezcan soluciones con mayor efciencia energétca y mejores prestaciones a nivel de hardware, a medida que la tecnología interconectada (IOT) contnúa impactando y moldeando la forma en que trabajamos, vivimos y nos relacionamos. En este trabajo se evalúan por simulación eléctrica un conjunto de celdas lógicas digitales implementadas en estlos lógicos Diferental Precharge Logic - DPL a nivel de transistor (SABL, CRSABL, DyCML, WDDL) en términos de prestaciones de seguridad, potencia y retraso, las cuales son aplicables a circuitos y dispositvos criptográfcos seguros. |
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