Gestor de tareas para hardware dinámicamente reconfigurable 2D

El proyecto consiste en una simulación de un gestor para tareas que han de ejecutarse en una FPGA. Para manejar el espacio libre disponible para ubicar las tareas dentro de la FPGA, se propone una estructura de datos, llamada Conjunto de Listas de Vértices (VLS); mediante la cuál se puede conocer la...

Descripción completa

Detalles Bibliográficos
Autor: Sánchez Delgado, Raquel
Tipo de recurso: tesis de maestría
Fecha de publicación:2007
País:España
Institución:Universidad Complutense de Madrid (UCM)
Repositorio:Docta Complutense
Idioma:español
OAI Identifier:oai:docta.ucm.es:20.500.14352/54513
Acceso en línea:https://hdl.handle.net/20.500.14352/54513
Access Level:acceso abierto
Palabra clave:004.3
004.312
Hardware dinámicamente reconfigurable
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