Verification and Validation of ITER Interlock System Fast Architecture According to IEC 61508 Standard

Detalhes bibliográficos
Autores: García Siguero, Ignacio, Carpeño Ruiz, Antonio|||0000-0001-6824-0455, Barrera López de Turiso, Eduardo|||0000-0001-7197-8821, Karkinsky, Damien, Prieto Díaz, Ignacio|||0000-0001-6202-7688, Marqueta, Alvaro
Formato: artículo
Fecha de publicación:2023
País:España
Recursos:Universidad Politécnica de Madrid
Repositorio:Archivo Digital UPM
OAI Identifier:oai:oa.upm.es:78707
Acesso em linha:https://oa.upm.es/78707/
Access Level:acceso abierto
Palavra-chave:CompactRIO
field-programmable gate array (FPGA)
IEC 61508
interlock system
SystemVerilog
verification and validation (V&V)
Descrição
Descrição não disponível.

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