Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors

Los procesadores superescalares actuales utilizan un reorder buffer (ROB) para contabilizar las instrucciones en vuelo. El ROB se implementa como una cola FIFO first in first out en la que las instrucciones se insertan en orden de programa después de ser decodificadas, y de la que se extraen también...

Descripción completa

Detalles Bibliográficos
Autor: Ubal Tena, Rafael
Tipo de recurso: tesis doctoral
Fecha de publicación:2010
País:España
Institución:Universitat Politècnica de València (UPV)
Repositorio:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
Idioma:inglés
OAI Identifier:oai:riunet.upv.es:10251/8535
Acceso en línea:https://riunet.upv.es/handle/10251/8535
Access Level:acceso abierto
Palabra clave:Out-of-order retirement
Reorder buffer
Processor architecture
Multithreading
Multicore
Superscalar
Sequential consistency
ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES
120317 - Informática
120326 - Simulación
330406 - Arquitectura de ordenadores
id ES_3271d88056cd4ff47e11f0ab18c19bc6
oai_identifier_str oai:riunet.upv.es:10251/8535
network_acronym_str ES
network_name_str España
repository_id_str
spelling Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore ProcessorsUbal Tena, RafaelOut-of-order retirementReorder bufferProcessor architectureMultithreadingMulticoreSuperscalarSequential consistencyARQUITECTURA Y TECNOLOGIA DE COMPUTADORES120317 - Informática120326 - Simulación330406 - Arquitectura de ordenadoresLos procesadores superescalares actuales utilizan un reorder buffer (ROB) para contabilizar las instrucciones en vuelo. El ROB se implementa como una cola FIFO first in first out en la que las instrucciones se insertan en orden de programa después de ser decodificadas, y de la que se extraen también en orden de programa en la etapa commit. El uso de esta estructura proporciona un soporte simple para la especulación, las excepciones precisas y la reclamación de registros. Sin embargo, el hecho de retirar instrucciones en orden puede degradar las prestaciones si una operación de alta latencia está bloqueando la cabecera del ROB. Varias propuestas se han publicado atacando este problema. La mayoría utiliza retirada de instrucciones fuera de orden de forma especulativa, requiriendo almacenar puntos de recuperación (checkpoints) para restaurar un estado válido del procesador ante un fallo de especulación. Normalmente, los checkpoints necesitan implementarse con estructuras hardware costosas, y además requieren un crecimiento de otras estructuras del procesador, lo cual a su vez puede impactar en el tiempo de ciclo de reloj. Este problema afecta a muchos tipos de procesadores actuales, independientemente del número de hilos hardware (threads) y del número de núcleos de cómputo (cores) que incluyan. Esta tesis abarca el estudio de la retirada no especulativa de instrucciones fuera de orden en procesadores superescalares, multithread y multicore.Universitat Politècnica de ValènciaSahuquillo Borrás, JulioLópez Rodríguez, Pedro JuanDepartamento de Informática de Sistemas y ComputadoresEscuela Técnica Superior de Ingeniería InformáticaGrupo de Arquitecturas ParalelasRepositorio Institucional de la Universitat Politècnica de València Riunet20102010-09-0120102010-07-06doctoral thesishttp://purl.org/coar/resource_type/c_db06AMhttp://purl.org/coar/version/c_ab4af688f83e57aainfo:eu-repo/semantics/doctoralThesisapplication/pdftext/plaintext/plaintext/plainapplication/pdfhttps://riunet.upv.es/handle/10251/8535reponame:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valénciainstname:Universitat Politècnica de València (UPV)Inglésengopen accesshttp://purl.org/coar/access_right/c_abf2Reserva de todos los derechoshttp://rightsstatements.org/vocab/InC/1.0/info:eu-repo/semantics/openAccessoai:riunet.upv.es:10251/85352026-06-13T07:49:27Z
dc.title.none.fl_str_mv Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
title Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
spellingShingle Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
Ubal Tena, Rafael
Out-of-order retirement
Reorder buffer
Processor architecture
Multithreading
Multicore
Superscalar
Sequential consistency
ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES
120317 - Informática
120326 - Simulación
330406 - Arquitectura de ordenadores
title_short Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
title_full Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
title_fullStr Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
title_full_unstemmed Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
title_sort Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors
dc.creator.none.fl_str_mv Ubal Tena, Rafael
author Ubal Tena, Rafael
author_facet Ubal Tena, Rafael
author_role author
dc.contributor.none.fl_str_mv Sahuquillo Borrás, Julio
López Rodríguez, Pedro Juan
Departamento de Informática de Sistemas y Computadores
Escuela Técnica Superior de Ingeniería Informática
Grupo de Arquitecturas Paralelas
Repositorio Institucional de la Universitat Politècnica de València Riunet
dc.subject.none.fl_str_mv Out-of-order retirement
Reorder buffer
Processor architecture
Multithreading
Multicore
Superscalar
Sequential consistency
ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES
120317 - Informática
120326 - Simulación
330406 - Arquitectura de ordenadores
topic Out-of-order retirement
Reorder buffer
Processor architecture
Multithreading
Multicore
Superscalar
Sequential consistency
ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES
120317 - Informática
120326 - Simulación
330406 - Arquitectura de ordenadores
description Los procesadores superescalares actuales utilizan un reorder buffer (ROB) para contabilizar las instrucciones en vuelo. El ROB se implementa como una cola FIFO first in first out en la que las instrucciones se insertan en orden de programa después de ser decodificadas, y de la que se extraen también en orden de programa en la etapa commit. El uso de esta estructura proporciona un soporte simple para la especulación, las excepciones precisas y la reclamación de registros. Sin embargo, el hecho de retirar instrucciones en orden puede degradar las prestaciones si una operación de alta latencia está bloqueando la cabecera del ROB. Varias propuestas se han publicado atacando este problema. La mayoría utiliza retirada de instrucciones fuera de orden de forma especulativa, requiriendo almacenar puntos de recuperación (checkpoints) para restaurar un estado válido del procesador ante un fallo de especulación. Normalmente, los checkpoints necesitan implementarse con estructuras hardware costosas, y además requieren un crecimiento de otras estructuras del procesador, lo cual a su vez puede impactar en el tiempo de ciclo de reloj. Este problema afecta a muchos tipos de procesadores actuales, independientemente del número de hilos hardware (threads) y del número de núcleos de cómputo (cores) que incluyan. Esta tesis abarca el estudio de la retirada no especulativa de instrucciones fuera de orden en procesadores superescalares, multithread y multicore.
publishDate 2010
dc.date.none.fl_str_mv 2010
2010-09-01
2010
2010-07-06
dc.type.none.fl_str_mv doctoral thesis
http://purl.org/coar/resource_type/c_db06
AM
http://purl.org/coar/version/c_ab4af688f83e57aa
dc.type.openaire.fl_str_mv info:eu-repo/semantics/doctoralThesis
format doctoralThesis
dc.identifier.none.fl_str_mv https://riunet.upv.es/handle/10251/8535
url https://riunet.upv.es/handle/10251/8535
dc.language.none.fl_str_mv Inglés
eng
language_invalid_str_mv Inglés
language eng
dc.rights.none.fl_str_mv open access
http://purl.org/coar/access_right/c_abf2
Reserva de todos los derechos
http://rightsstatements.org/vocab/InC/1.0/
dc.rights.openaire.fl_str_mv info:eu-repo/semantics/openAccess
rights_invalid_str_mv open access
http://purl.org/coar/access_right/c_abf2
Reserva de todos los derechos
http://rightsstatements.org/vocab/InC/1.0/
eu_rights_str_mv openAccess
dc.format.none.fl_str_mv application/pdf
text/plain
text/plain
text/plain
application/pdf
dc.publisher.none.fl_str_mv Universitat Politècnica de València
publisher.none.fl_str_mv Universitat Politècnica de València
dc.source.none.fl_str_mv reponame:RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
instname:Universitat Politècnica de València (UPV)
instname_str Universitat Politècnica de València (UPV)
reponame_str RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
collection RiuNet. Repositorio Institucional de la Universitat Politécnica de Valéncia
repository.name.fl_str_mv
repository.mail.fl_str_mv
_version_ 1869405676444319744
score 15,300719

Similares en LA Referencia