Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes
En este trabajo se propone una arquitectura de red neuronal para el desarrollo de aplicaciones para el procesamiento digital de señales e imágenes , utilizando técnicas recursivas y de cómputo paralelo con el fin de obtener un balance favorable de área y de velocidad de procesamiento. El diseño prop...
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| Tipo de recurso: | artículo |
| Estado: | Versión publicada |
| Fecha de publicación: | 2017 |
| País: | México |
| Institución: | Universidad Autónoma de Yucatán |
| Repositorio: | Redalyc-UADY |
| OAI Identifier: | oai:redalyc.org:46753192003 |
| Acceso en línea: | https://www.redalyc.org/articulo.oa?id=46753192003 https://www.redalyc.org/journal/467/46753192003/ https://www.redalyc.org/journal/467/46753192003/html/ https://www.redalyc.org/journal/467/46753192003/46753192003.epub https://www.redalyc.org/journal/467/46753192003/movil |
| Access Level: | acceso abierto |
| Palabra clave: | Ingeniería FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales |
| Sumario: | En este trabajo se propone una arquitectura de red neuronal para el desarrollo de aplicaciones para el procesamiento digital de señales e imágenes , utilizando técnicas recursivas y de cómputo paralelo con el fin de obtener un balance favorable de área y de velocidad de procesamiento. El diseño propone una estructura co n niveles de pipeline que reduce significativamente los recursos de hardware en un dispositivo arreglo de compuertas programable en el campo (FPGA). La implementación del hardware se realizó con el sintetizador Xilinx XST ISE Web - Pack, y se obtuvieron 72 Slice Flipflops, 45 Slices, y 23 L uts , con la posibilidad de im plementar hasta 103 neuronas en un FPGA Xilix Spartan3EXC3S500E . |
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