Modeling TCP/IP software implementation performance and its application for software routers
Existen numerosos trabajos que estudian o tratan la realización software de los protocolos de comunicaciones para el acceso a la Internet-TCP/IP. Sin embargo, no conocemos ninguno que modele de forma general y precisa la ejecución de este software.<br/>La presente tesis aporta una caracterizac...
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| Tipo de documento: | tese |
| Estado: | Versão publicada |
| Data de publicação: | 2002 |
| País: | España |
| Recursos: | CBUC, CESCA |
| Repositório: | TDR. Tesis Doctorales en Red |
| OAI Identifier: | oai:www.tdx.cat:10803/5975 |
| Acesso em linha: | http://www.tdx.cat/TDX-0216104-094559 http://hdl.handle.net/10803/5975 https://dx.doi.org/10.5821/dissertation-2117-93290 |
| Access Level: | Acceso aberto |
| Palavra-chave: | evaluación de sistemas informàticos arquitectura del software de red modelado de sistemas informáticos sistema operativo free BSD TCP/IP conmutador software de paquetes IP 3304. Tecnologia dels ordinadors 004 |
| Resumo: | Existen numerosos trabajos que estudian o tratan la realización software de los protocolos de comunicaciones para el acceso a la Internet-TCP/IP. Sin embargo, no conocemos ninguno que modele de forma general y precisa la ejecución de este software.<br/>La presente tesis aporta una caracterización detallada de la ejecución de la realización software de los mencionados protocolos sobre un computador personal y bajo un sistema operativo UNIX. Esta caracterización muestra cómo varía el rendimiento del sistema en función de la velocidad de operación de la CPU, las características del subsistema de memoria, el tamaño de los paquetes y otras variables de importancia para la remisión, autenticación y cifrado de paquetes IP.<br/>En otros trabajos se proponen adecuaciones o extensiones a la realización software de los mencionados protocolos que permiten que un software router provea de comunicaciones con diversos niveles asegurados de calidad mediante el uso de mecanismos de planificación para la unidad central de procesamiento. Sin embargo, en dichos trabajos no se contempla la planificación del uso del bus de entrada/salida. <br/>Los resultados derivados de nuestro modelo demuestran que, para sistemas que usan CPUs con frecuencias de reloj superiores a 1 GHz, la planificación conjunta de la CPU y el bus de entrada salida es indispensable para la provisión de comunicaciones con diversos niveles asegurados de calidad. Dichas frecuencias de reloj son comunes en los sistemas comerciales actuales, por lo que consideramos que es un problema de gran interés. En la tesis proponemos un mecanismo que consigue garantías de utilización del bus de entrada/salida mediante la modificación de los drivers de los interfaces de red. |
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