Low-Power High-Resolution ΔΣM for Next Generation Space Analog to Digital Converters
El principal objectiu d’aquesta tesi doctoral és el disseny d’ADCs de baix consum i alta resolució de tipus Delta-Sigma per a aplicacions d’espai, tot i que les contribucions són vàlides per a escenaris de sensat de propòsit general on es requereix un gran rang dinàmic. L’estratègia Delta-Sigma s’ha...
| Autor: | |
|---|---|
| Tipo de recurso: | tesis doctoral |
| Estado: | Versión publicada |
| Fecha de publicación: | 2022 |
| País: | España |
| Institución: | CBUC, CESCA |
| Repositorio: | TDR. Tesis Doctorales en Red |
| OAI Identifier: | oai:www.tdx.cat:10803/689180 |
| Acceso en línea: | http://hdl.handle.net/10803/689180 |
| Access Level: | acceso abierto |
| Palabra clave: | ADC Delta-Sigma CMOS Tecnologies 621 |
| Sumario: | El principal objectiu d’aquesta tesi doctoral és el disseny d’ADCs de baix consum i alta resolució de tipus Delta-Sigma per a aplicacions d’espai, tot i que les contribucions són vàlides per a escenaris de sensat de propòsit general on es requereix un gran rang dinàmic. L’estratègia Delta-Sigma s’ha escollit com a punt de partida degut al seu alt rendiment i fiabilitat. En particular, les implementacions amb capacitats commutades (SC) són d’especial interès en el treball presentat, les quals es construeixen mitjançant l’ús de nous circuits. Amb la intenció de definir el procés d’optimització i de facilitar al dissenyador la realització de les tasques tant com sigui possible, s’ha desenvolupat una metodologia de disseny basada en models matemàtics. A més, aquesta metodologia s’han combinat amb tècniques de disseny especials per incrementar la robustesa dels circuits CMOS enfront de la radiació. Una limitació important en dissenys d’ADCs de baixa freqüència i alta resolució és el soroll flicker. Per prevenir la degradació de la resolució causada per aquest efecte, es proposa un mecanisme de cancel·lació de soroll flicker mitjançant circuits de capacitats commutades. Aquesta modificació del modulador Delta-Sigma (DSM), en conjunt amb altres noves tècniques i circuits, permeten obtenir una bona optimització del consum de l’ADC i mantenir les seves prestacions. L’arquitectura DSM Multi-bit proposta s’ha implementat en els tres nodes de tecnologies CMOS 180 nm, 65 nm i 22 nm. El propòsit d’aquest estudi de portabilitat implementacions és descobrir els reptes de disseny que suposa la migració tecnològica, permetent així validar la metodologia de disseny i explorar els potencials beneficis de l’escalat, tant tecnològic com de la tensió d’alimentació. Un DSM SC de 0.8mW 50kHz 94.6dB-SNDR lliure de bootstrapping i amb cancel·lació de soroll flicker s’ha fabricat en una tecnologia CMOS de 180 nm i s’ha caracteritzat experimentalment. Les mesures mostren una millora en l’estat de l’art de la FoM en comparació amb convertidors de característiques similars publicats a la literatura. Els resultats també mostren una baixa variabilitat entre diferents mostres, demostrant la robustesa del disseny enfront a la tecnologia. A més, la robustesa d’aquests xips enfront de radiació s’ha comprovat mitjançant un test de dosi total de radiació. Els resultats mostren que l’ADC DSM pot suportar com a mínim nivells de radiació adequats per a la majoria de missions espacials. La implementació CMOS de 65 nm del DSM incorpora el suport digital compost pel filtre delmador i un perifèric per a comunicacions per bus, i s’ha integrat com un bloc IP per un nucli digital RISC-V. Aquest disseny s’està fabricant en l’actualitat. Una altra contribució d’aquest treball és el desenvolupament d’una nova arquitectura de DSM que incorpora funcions de control de guany automàtic (AGC) fent ús de la tècnica analog floating-point. Un ADC Delta-Sigma de tipus Floating Point amb AGC lliure de distorsió I 1.1mW 50kHz 100dB-DR també s’ha fabricat en un node CMOS de 180 nm i s’ha testat experimentalment. Els resultats obtinguts mostren el correcte ús del mecanisme floating point, obtenint així una extensió en el rang dinàmic de l’ADC. També s’ha desenvolupat un sistema de test específic per tal de tancar el llaç de control AGC mitjançant processat digital sintetitzat en una plataforma FPGA. |
|---|