Design and Characterization of a MAPS for the CEPC Vertex Detector
S'ha implementat un prototip de MAPS, TaichuPix, amb una compressió de dades de compressió diferent de zero i una arquitectura de lectura de drenatge de columnes, per proporcionar una lectura ràpida i una alta resolució espacial per al detector de vèrtex CEPC. Aquesta sèrie de xips inclou una c...
| Autor: | |
|---|---|
| Tipo de recurso: | tesis doctoral |
| Fecha de publicación: | 2022 |
| País: | España |
| Institución: | Universitat Autònoma de Barcelona |
| Repositorio: | Dipòsit Digital de Documents de la UAB |
| Idioma: | inglés |
| OAI Identifier: | oai:ddd.uab.cat:265426 |
| Acceso en línea: | https://ddd.uab.cat/record/265426 |
| Access Level: | acceso abierto |
| Palabra clave: | Col·lisionador circular electró-positró Colisionador circular de electrones y positrones Circular electron-positron collider Sensor de píxels actius monolític Sensor monolítico de píxeles activos Monolithic active pixel sensor Detector de vèrtexs Detector de vértices Vertex detector Tecnologies |
| Sumario: | S'ha implementat un prototip de MAPS, TaichuPix, amb una compressió de dades de compressió diferent de zero i una arquitectura de lectura de drenatge de columnes, per proporcionar una lectura ràpida i una alta resolució espacial per al detector de vèrtex CEPC. Aquesta sèrie de xips inclou una cèl·lula de detecció, electrònica frontal a la matriu, lògica de lectura perifèrica i mòduls d'interfície de dades en sèrie d'alta velocitat. Té com a objectiu desenvolupar i verificar un prototip per al detector de vèrtex de referència de CEPC. A continuació es presenten els principals continguts i aspectes d'innovació de la tesi: Aquesta tesi implementa un xip prototip TaichuPix de lectura ràpida i compressió diferent de zero per al detector de vèrtex CEPC. El xip millora la velocitat de lectura a la matriu tant de parts analògiques com digitals. A la part analògica, millorant el guany del preamplificador frontal analògic, el temps màxim s'optimitza des dels pocs microsegons convencionals a menys de 400 ns, assegurant la lectura d'alta velocitat dels circuits de lectura digitals posteriors. La velocitat de lectura de la matriu millora ràpidament a la part de lectura digital gràcies a un codificador de prioritat de token ring i un enfocament basat en dades de compressió diferent de zero. El temps de lectura d'aquest prototip és unes 50 vegades més curt que la solució JadePix2 sota una matriu a gran escala amb la mateixa taxa d'èxit. L'arquitectura del xip de lectura FEI3 del detector de píxels ATLAS es millora per adaptar-lo a una mida de píxel de 25 × 25 µm2. Combina una alta resolució espacial i una lectura ràpida. La matriu de xips FEI3 utilitza la lectura basada en dades i la prioritat del testimoni per transferir dades al final de la columna. Tanmateix, la mida del píxel és de 400 × 50 µm2 i la lògica de lectura completa no es pot implementar en una àrea de 25 × 25 µm2. Per tant, es proposa una arquitectura de lectura basada en drenatge de columnes. La marca de temps no s'emmagatzema dins dels píxels, sinó al final de la columna, i la ROM que emmagatzema la informació d'èxit es canvia a una matriu de transistors MOS que codifica l'adreça directa i s'utilitza un esquema de doble columna per compartir el bus de lectura. Així, l'àrea del circuit lògic de lectura es redueix a 13,7 × 25 µm2. Es proposa una arquitectura FIFO de dos nivells per resoldre la lectura d'alta velocitat de dades d'una matriu de 1024 × 512. La lògica de lectura perifèrica ha de tenir en compte la taxa d'èxit de píxels i un temps mort acceptable. La condició més estricta donada pel CEPC CDR és complir la freqüència de lectura de 120 píxels per microsegon per xip en els esdeveniments del bosó W. Per tant, aquesta tesi estudia una lectura perifèrica digital dedicada a alta velocitat de dades. Cada columna doble es llegeix en paral·lel. Cada píxel d'èxit està codificat amb una paraula de 32 bits, i la informació de l'èxit s'emmagatzema en una columna FIFO amb una profunditat de 12 a una freqüència de rellotge de 40 MHz. A continuació, s'envia al FIFO a nivell de xip amb un rellotge de sortida de 160 MHz per aconseguir la freqüència de lectura de dades de 120 píxels/µs. |
|---|