RISC-V-n oinarritutako SoC baten diseinua
Konputazio sistemetan, prozesagailuaren egokitasuna alderdi kritiko bat da sistemaren errendimendu eta honi lotutako kostuei dagokionez. Gailu honek sistemak exekutatu behar dituen atazak modu ahalik eta eraginkorrenean egitea ahalbidetzen duen hardwarea inplementatzen badu, efizientzia orokorra ask...
| Autor: | |
|---|---|
| Tipo de recurso: | tesis de maestría |
| Fecha de publicación: | 2023 |
| País: | España |
| Institución: | Universidad del País Vasco |
| Repositorio: | Addi. Archivo Digital para la Docencia y la Investigación |
| OAI Identifier: | oai:addi.ehu.eus:10810/67885 |
| Acceso en línea: | http://hdl.handle.net/10810/67885 |
| Access Level: | acceso abierto |
| Palabra clave: | RISC-V SoC FPGA |
| Sumario: | Konputazio sistemetan, prozesagailuaren egokitasuna alderdi kritiko bat da sistemaren errendimendu eta honi lotutako kostuei dagokionez. Gailu honek sistemak exekutatu behar dituen atazak modu ahalik eta eraginkorrenean egitea ahalbidetzen duen hardwarea inplementatzen badu, efizientzia orokorra asko igo daiteke. Honela, haien helburuetarako ahaltsuak, energetikoki efizienteak eta fabrikazioari dagokionez merkeagoak diren sistemak sortu daitezke. Hala ere, helburu zehatzetarako prozesagailuen diseinua ez zen ataza erraza gaur egunera arte. Tradizionalki, prozesagailuen diseinuaren industria itxia edo propietarioa izan da, gailu ezberdinen diseinu edota fabrikazioa enpresa gutxi batzuk gauzatzen zutela, hauek bakarrik ezagutzen zuten Instruction Set Architecture (ISA) jakin bat inplementatuz. RISC-V ISA irekiaren agerraldiak prozesagailuen diseinua demokratizatu du, ingeniariei helburu zehatzetarako prozesagailuak eta hauetan oinarritutako System-on-Chip-ak (SoC) diseinatzeko tresna oso baliagarria eskura jarri baitie, alderdi bai tekniko bai ekonomikoetan hirugarrengoek ezarritako muga guztiak ezabatuz. Proiektu honetan RISC-V prozesagailu batean oinarritutako SoC baten diseinua gauzatu da, horretarako eskuragarri dauden kode-irekiko RISC-V prozesagailuen inplementazio ezberdinak alderatu eta erabili direla. Diseinu hau, APERT taldeak garatu nahi duen ASICaren oinarria izango da, SoC diseinuak ikerkuntza taldeak gehitu nahi dituen IP (Intellectual property) bloke ezberdinen gehikuntza ahalbidetzen duela. |
|---|