SERV-VHDL: Implementation of the SErial RISC-V CPU in VHDL
SERV es un procesador de código abierto RISC-V galardonado por su creatividad y que se encuentra entre los más pequeños del mundo, lo cual ha resultado ser un aspecto que lo hace especialmente útil para ser integrado en sistemas de bajo consumo y área reducida como dispositivos wearables biomédicos...
| Autor: | |
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| Formato: | tesis de maestría |
| Fecha de publicación: | 2025 |
| País: | España |
| Recursos: | Universidad de Sevilla (US) |
| Repositorio: | idUS. Depósito de Investigación de la Universidad de Sevilla |
| OAI Identifier: | oai:idus.us.es:11441/181527 |
| Acesso em linha: | https://hdl.handle.net/11441/181527 |
| Access Level: | acceso abierto |
| Palavra-chave: | SERV RISC-V CPU |
| Resumo: | SERV es un procesador de código abierto RISC-V galardonado por su creatividad y que se encuentra entre los más pequeños del mundo, lo cual ha resultado ser un aspecto que lo hace especialmente útil para ser integrado en sistemas de bajo consumo y área reducida como dispositivos wearables biomédicos [1] y sistemas de computación con IA en el borde [2]. Los procesadores basados en RISC-V son cada vez más importantes [3, 4], y el potencial impacto de los proyectos de código abierto que usan esta arquitectura está siendo reconocido [5], especialmente en el campo del diseño de microelectrónica digital [6, 7]. Este trabajo busca implementar el procesador SERV en VHDL a través de herramientas y entornos de código abierto y de uso libre, en aras de extender la utilización de SERV a los proyectos basados únicamente en VHDL y de contribuir al crecimiento de la comunidad de código abierto en torno a RISC-V. Este objetivo hará necesaria la investigación de las herramientas de uso libre disponibles para cosimulación de VHDL y Verilog, entornos para verificación funcional y formal y posibles opciones de traducción de HDL, buscando alcanzar implementaciones fiables y de código abierto para realizar los tests de equivalencia entre la implementación original de SERV, hecha en Verilog, y la implementación que se desarrollará en este trabajo, desarrollada en VHDL. |
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