Diseño de una tarjeta aceleradora basada en FPGA para el procesamiento de tráfico en redes 10 Gbps Ethernet

Máster en Ingeniería de Telecomunicación

Detalles Bibliográficos
Autor: López Ibáñez, Adrián
Tipo de recurso: tesis de maestría
Fecha de publicación:2018
País:España
Institución:Universidad Autónoma de Madrid
Repositorio:Biblos-e Archivo. Repositorio Institucional de la UAM
Idioma:español
OAI Identifier:oai:repositorio.uam.es:10486/685323
Acceso en línea:http://hdl.handle.net/10486/685323
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Palabra clave:FPGA
Transceptor
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spelling Diseño de una tarjeta aceleradora basada en FPGA para el procesamiento de tráfico en redes 10 Gbps EthernetLópez Ibáñez, AdriánFPGATransceptorPCIeTelecomunicacionesMáster en Ingeniería de TelecomunicaciónEn los últimos años, el mercado de 10 Gigabit Ethernet se ha expandido rápidamente y continuará creciendo en los siguientes años. Este rápido crecimiento es el resultado de la reducción de costes, la demanda del mercado y una madurez en la tecnología. En los próximos años, se necesitarán nuevos productos para permitir un mayor ancho de banda, mayor densidad de puertos y menor consumo de potencia con coste reducido. El procesamiento y análisis de tráfico de red a altas velocidades supone un reto para las soluciones software, por esta razón, se están investigando soluciones que tienen que ver con la utilización de FPGAs para el aceleramiento de este proceso. La propuesta de este proyecto está basada en el trabajo previo realizado en el marco del proyecto europeo IDEALIST, donde se demostró la posibilidad de acelerar el procesamiento de tráfico en redes 10 Gbps Ethernet usando una FPGA de bajo coste. Partiendo de esta premisa se diseñó Kinnic, una tarjeta aceleradora basada en FPGA para el procesamiento de tráfico en redes 10 Gbps Ethernet. La primera versión de Kinnic resultó contener errores en su diseño que evitaban su correcto funcionamiento en la transmisión de datos a través del conector PCIe. Debido a esto, la primera misión de este trabajo ha sido entender el diseño de Kinnic para así poder buscar y arreglar los fallos que provocaban la mala transmisión de los datos. Con los fallos de diseño resueltos, se procedió al diseño de una segunda versión que permitiese abaratar los costes y estandarizar el diseño para una posible producción. El primer diseño está compuesto por dos SFP+ conectados a un módulo de Trenz Electronic (TE) especialmente diseñado para permitir conexiones a 10Gbps. Este módulo utiliza un encapsulado de la FPGA Kintex-7 de mayor calidad que los demás módulos ofertados por TE, debido esto, el coste del diseño aumenta. Como solución a este problema se propone la inclusión de un chip de medio físico entre las interfaces XGMII de los conectores SFP+ y los conectores de alta velocidad de la FPGA. Este chip de medio físico transforma las señales de la interfaz XGMII a RXAUI con una velocidad de transmisión de datos inferior que permite el intercambio del módulo de TE del primer diseño con un módulo estándar más barato. Finalmente, en este trabajo se realiza el diseño completo de la segunda versión de Kinnic con ayuda de Altium Designer, generando los esquemáticos y la placa de circuito impreso. El resultado final es el diseño de la nueva versión de la tarjeta aceleradora basada en FPGA y su evaluación con simulaciones teóricas en el programa HyperLynx de algunas de sus pistas para comprobar su correcto funcionamiento.In recent years, the 10 Gigabit Ethernet market has expanded rapidly and it will continue to grow in the years to come. This rapid growth is the result of cost reduction, market demands, and a mature technology. In the coming years new products will be required to enable increased bandwidth, higher port density, and lower power and reduced cost. High speed processing and analysis of red traffic it’s been a challenge for software solutions. Therefore, solutions that involve FPGAs are being researched to accelerate this process. This proyect propose is based on the previous work that was carried out within the framework the European proyect IDEALIST, which proved the possibility of accelerate the processing of 10 Gbps Ethernet networks traffic using a low cost FPGA. Under this assumption/premise a Kinnic was designed, an accelerating card based on FPGA for the previously mentioned processing. Kinnic first version design was found to contain errors which led to a malfunction in the data transmission through the PCIe connector. Due to this, the first task of this work was to underestand the Kinnic design to be able to find and fix the failures that cause the data wrong transmission. Once the design failures were solved, a second version that allowed lower costs and standardize the design for a possible production was designed. The first design uses a Trenz Electronic module specifically designed for this PCB, which increase the cost of the design almost double. As a solution to this, it is proposed the inclusion of a physical medium chip between the XGMII interfaces of the SFP + connectors and the connectors High-speed FPGA. This physical medium chip transforms the interfaz signals from XGMII to RXAUI with a lower data transmission speed that allows the exchange of the electronic Trenz Electronic module to the first design with a much cheaper standard module. Finally, in this work the complete design of the second version of Kinnic is made with the help of Altium Designer, generating the schematics and the printed circuit board. The result is the design of the new version of the acceleration card based on FPGA and its evaluation with theoretical simulations of some tracks to check its correct operation/functioning.Leira Osuna, RafaelDepartamento de Tecnología Electrónica y de las ComunicacionesEscuela Politécnica Superior20182018-02-01master thesishttp://purl.org/coar/resource_type/c_bdccNAhttp://purl.org/coar/version/c_be7fb7dd8ff6fe43info:eu-repo/semantics/masterThesisapplication/pdfhttp://hdl.handle.net/10486/685323reponame:Biblos-e Archivo. Repositorio Institucional de la UAMinstname:Universidad Autónoma de MadridEspañolspaopen accesshttp://purl.org/coar/access_right/c_abf2info:eu-repo/semantics/openAccessoai:repositorio.uam.es:10486/6853232026-06-23T12:46:27Z
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