Implementación hardware del estandar de encriptación avanzado (aes) en una fpga
Debido a la necesidad de proporcionar una gran seguridad a la información de tipo sensible o privada que se transmite por medios como el internet ya sea en teleconferencias, transacciones de comercio electrónico, transacciones bancarias en línea, etc, es necesaria la utilización de algoritmos de enc...
| Autores: | , |
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| Formato: | artículo |
| Estado: | Versión publicada |
| Fecha de publicación: | 2013 |
| País: | Ecuador |
| Recursos: | Escuela Superior Politécnica del Litoral |
| Repositorio: | Repositorio Escuela Superior Politécnica del Litoral |
| Idioma: | español |
| OAI Identifier: | oai:www.dspace.espol.edu.ec:123456789/24372 |
| Acesso em linha: | http://www.dspace.espol.edu.ec/handle/123456789/24372 |
| Access Level: | acceso abierto |
| Palavra-chave: | AES FPGA |
| Resumo: | Debido a la necesidad de proporcionar una gran seguridad a la información de tipo sensible o privada que se transmite por medios como el internet ya sea en teleconferencias, transacciones de comercio electrónico, transacciones bancarias en línea, etc, es necesaria la utilización de algoritmos de encriptación los cuales pueden ser implementados tanto en software o hardware, dependiendo de los sistemas en los cuales se vaya a utilizar. En este artículo se analiza la implementación en una FPGA del algoritmo AES (Advance Encryption Standar) utilizando el lenguaje de descripción de hardware VHDL, de tal manera que se obtenga un alto rendimiento del FPGA en la realización de los cálculos, finalmente se realizara la evaluación de los resultados de la simulación y del desempeño del FPGA utilizado en la implementación del algoritmo. |
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