Síntese de circuitos com memória em lógica multinível
Com o avanço na tecnologia VLSI (Very Large Scale Integration) dos circuitos integrados, tem-se gerado interesse nos circuitos que empregam mais de dois níveis lógicos de sinais discretos. Esses circuitos são chamados, circuitos de múltiplos valores lógicos (MVL) e oferecem um potencial no projeto d...
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| Tipo de recurso: | tesis de maestría |
| Estado: | Versión publicada |
| Fecha de publicación: | 2008 |
| País: | Brasil |
| Institución: | Universidade Federal de Mato Grosso do Sul (UFMS) |
| Repositorio: | Repositório Institucional da UFMS |
| Idioma: | portugués |
| OAI Identifier: | oai:repositorio.ufms.br:123456789/653 |
| Acceso en línea: | https://repositorio.ufms.br/handle/123456789/653 |
| Access Level: | acceso abierto |
| Palabra clave: | Circuitos Elétricos Circuitos Integrados VLSI Microeletrônica Engenharia Elétrica |
| Sumario: | Com o avanço na tecnologia VLSI (Very Large Scale Integration) dos circuitos integrados, tem-se gerado interesse nos circuitos que empregam mais de dois níveis lógicos de sinais discretos. Esses circuitos são chamados, circuitos de múltiplos valores lógicos (MVL) e oferecem um potencial no projeto dos circuitos VLSI, devido a seu potencial para armazenar e transmitir maior quantidade de informação por digito, ou seja, quanto maior a base menor é a quantidade de dígitos necessários para representar um valor. Assim como nos circuitos digitais binários, os circuitos MVL são baseados numa Álgebra MVL e dividem-se em circuitos combinacionais e seqüenciais. Neste trabalho é proposta a metodologia de síntese para circuitos seqüenciais MVL (com memória) que envolve: 1) a descrição da Álgebra MVL; 2) a síntese de elementos de memória (latch RS, Flip-flop RS, Flip-flop D Flip-flop Máster Slave); 3) definição do Clock MVL; 4) os métodos de simplificação para circuitos seqüenciais; 5) metodologia para a síntese de circuitos seqüenciais MVL apresentado neste trabalho. As simulações mostram a robustez da metodologia proposta. |
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