Modelagem de hardware para codificação de vídeo e arquitetura de compensação de movimento segundo o padrão H.264/AVC
Esta dissertação é composta de duas partes principais em que apresenta, em sua primeira parte, o desenvolvimento de uma arquitetura de hardware para compensação de movimento para decodificadores de vídeo segundo o padrão H.264/AVC. A segunda parte apresenta a modelagem de uma arquitetura de hardware...
| Autor: | |
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| Tipo de recurso: | tesis de maestría |
| Estado: | Versión publicada |
| Fecha de publicación: | 2008 |
| País: | Brasil |
| Institución: | Universidade Federal do Rio Grande do Sul (UFRGS) |
| Repositorio: | Biblioteca Digital de Teses e Dissertações da UFRGS |
| Idioma: | portugués |
| OAI Identifier: | oai:www.lume.ufrgs.br:10183/16133 |
| Acceso en línea: | http://hdl.handle.net/10183/16133 |
| Access Level: | acceso abierto |
| Palabra clave: | Microeletrônica Vlsi Codificacao : Video digital Sistemas digitais H.264/AVC Video codin VLSI architectures Modeling in systemC |
| Sumario: | Esta dissertação é composta de duas partes principais em que apresenta, em sua primeira parte, o desenvolvimento de uma arquitetura de hardware para compensação de movimento para decodificadores de vídeo segundo o padrão H.264/AVC. A segunda parte apresenta a modelagem de uma arquitetura de hardware para codificação de vídeo segundo o mesmo padrão. Também são apresentados os conceitos básicos da codificação e decodificação de vídeo digital segundo o padrão H.264/AVC. A arquitetura desenvolvida para compensação de movimento, denominada HP422- MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), baseada na arquitetura MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007), suporta o conjunto de ferramentas da compensação de movimento para o perfil High 4:2:2 do H.264/AVC. Esta arquitetura está particionada em três blocos principais: Preditor de Vetores de Movimento, Acesso à Memória e Processador de Amostras. Esses blocos funcionam na forma de um pipeline, existindo buffers entre os mesmos para armazenar os resultados intermediários. A descrição foi desenvolvida com a linguagem VHDL e alcança desempenho para decodificar, em tempo real, vídeos HDTV 1920x1080 a 30 quadros por segundo. Na literatura atual não foi encontrada nenhuma solução detalhada para a compensação de movimento no perfil High 4:2:2 do padrão H.264/AVC. Uma nova estrutura para interpolação de amostra na compensação de movimento foi proposta, sendo que sua versão para o Perfil Main se mostra 17% mais compacta, em termos de gates, que a solução mais compacta encontrada na literatura, sem degradação de performance. A segunda parte do texto detalha a modelagem de uma arquitetura de codificação de vídeo segundo o H.264/AVC. A descrição utiliza a linguagem SystemC e consumiu aproximadamente 15.000 linhas de código. Seu projeto foi desenvolvido com o objetivo de codificar vídeo H.264/AVC segundo o perfil Main do padrão com desempenho para codificar vídeos 1920x1080 em tempo real, a 30 quadros por segundo. A modelagem alcançou o objetivo principal de chegar a uma implementação funcional de um codificador, embora assumindo diversas restrições de codificação, permitindo a caracterização temporal e de comunicação do codificador. Dessa forma, o modelo se mostra uma poderosa ferramenta para o desenvolvimento do sistema de codificação em HW, desde a etapa de projeto até a verificação final. Não foi encontrado na literatura, até o presente momento, nenhum trabalho que descreva uma modelagem em alto nível de um hardware para o codificador, ou mesmo para o decodificador, de vídeo H.264/AVC. |
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