Projeto de malha de captura de fase para um sistema de detecção de câncer de mama por micro-ondas.
Atualmente o câncer é uma das principais causas de morte no mundo, sendo o câncer de mama um dos tipos mais comuns para as mulheres. A identificação precoce é fundamental para um tratamento eficaz e maior taxa de sobrevivência, sendo a imagem por microondas uma técnica de diagnóstico emergente, comp...
| Autor: | |
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| Tipo de recurso: | tesis de maestría |
| Estado: | Versión publicada |
| Fecha de publicación: | 2025 |
| País: | Brasil |
| Institución: | Universidade de São Paulo (USP) |
| Repositorio: | Biblioteca Digital de Teses e Dissertações da USP |
| Idioma: | portugués |
| OAI Identifier: | oai:teses.usp.br:tde-08082025-084939 |
| Acceso en línea: | https://www.teses.usp.br/teses/disponiveis/3/3140/tde-08082025-084939/ |
| Access Level: | acceso abierto |
| Palabra clave: | Breast Circuitos integrados MOS Mama MOS integrated circuits Neplasias |
| Sumario: | Atualmente o câncer é uma das principais causas de morte no mundo, sendo o câncer de mama um dos tipos mais comuns para as mulheres. A identificação precoce é fundamental para um tratamento eficaz e maior taxa de sobrevivência, sendo a imagem por microondas uma técnica de diagnóstico emergente, complementar aos já existentes e inerentemente inofensivo para o paciente. Neste trabalho é apresentado o estudo, projeto e implementação de uma malha de captura de fase, bem como circuitos complementares para um sistema de detecção de câncer de mama através do uso de microondas. Inicialmente foi realizado um estudo sobre a tecnologia CMOS, osciladores baseados em inversores, e avaliação dos requisitos funcionais do sistema para o circuito a ser projetado. Nesta dissertação é apresentado também uma solução no nível de esquemático, layout, simulações, resultando em um chip fabricado, junto com resultados de testes. Os circuitos deste trabalho foram projetados em processos CMOS 180nm e CMOS 65nm da Taiwan Semiconductor Manufacturing Company (TSMC). O dispositivo fabricado na tecnologia CMOS de 180 nm ocupa uma área de 348 m x 408 m sem pads onde os resultados experimentais mostram que a frequência de operação é configurável na faixa de 32 MHz até 40 MHz, com uma potência dissipada de 6,6 mW na frequência mínima, e o jitter do período é 19 ps em condições típicas. O projeto do dispositivo na tecnologia CMOS de 65 nm permitirá atingir as especificações chaves do projeto achados neste estudo, em particular em termos de jitter inferior a 0,3 ps. |
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