Penalidades en lecturas no alineadas dentro de Microcontroladores RISC-V
La arquitectura RISC-V fue concebida con el fin de evitar los problemas de sobrecarga de instrucciones de las arquitecturas x86 y ARM. Su definición es abierta dejando librado los detalles de la microarquitectura al diseñador del procesador. Las implementaciones de microcontroladores RISC-V se compo...
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| Format: | article |
| Status: | Published version |
| Publication Date: | 2022 |
| Country: | Argentina |
| Institution: | Universidad Nacional de La Matanza |
| Repository: | Repositorio Digital UNLaM |
| Language: | Spanish |
| OAI Identifier: | oai:repositoriocyt.unlam.edu.ar:123456789/1405 |
| Online Access: | http://repositoriocyt.unlam.edu.ar/handle/123456789/1405 |
| Access Level: | Open access |
| Keyword: | SOPORTE LOGICO PROGRAMAS DE COMPUTADORA |
| Summary: | La arquitectura RISC-V fue concebida con el fin de evitar los problemas de sobrecarga de instrucciones de las arquitecturas x86 y ARM. Su definición es abierta dejando librado los detalles de la microarquitectura al diseñador del procesador. Las implementaciones de microcontroladores RISC-V se comportan de manera distinta en cuanto a los accesos a datos de forma no alineada. Si bien los compiladores buscan evitar este tipo de accesos, determinadas estructuras de datos requieren los mismos en ámbitos donde la memoria es limitada. En este artículo se estudia la implementación de tres microarquitecturas RISC-V en cuanto a los accesos a memoria no alineados y se plantea un código que permite salvar la ejecución de programas que realizan accesos no alineados cuando la microarquitectura no tiene soporte para los mismos. En los casos donde la microarquitectura soporta accesos no alineados se estudia el impacto en la eficiencia de ejecución de instrucciones. |
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